blib/lib/Verilog/CodeGen.pm | |||
---|---|---|---|
Criterion | Covered | Total | % |
condition | 6 | 20 | 30.0 |
line | !l | l&&!r | l&&r | condition |
---|---|---|---|---|
94 | 0 | 0 | 0 | $arg && $arg =~ /\n|\s/m |
line | l | !l | condition |
---|---|---|---|
468 | 1 | 1 | shift() || '' |
469 | 2 | 0 | shift() || 'Verilog' |
564 | 1 | 0 | shift() || 'Verilog' |
613 | 0 | 0 | shift() || 'Verilog' |
line | l | !l&&r | !l&&!r | condition |
---|---|---|---|---|
110 | 0 | 0 | 0 | $printcfg{'_fh'} || *STDOUT |
129 | 0 | 0 | 0 | $printcfg{'_fh'} || *STDOUT |
503 | 1 | 0 | 1 | $moduledir =~ /\.\./ or -d "$moduledir" |